Study of the reliability of components under conducted electrical stress
Etude de la fiabilité des composants soumis à des stress éléctriques conduits
Résumé
Accurate method of reliability qualification is required to meet the needs of the electronic embedded components and systems. It was found that the undesirable effects as OVS (Over-current and over-voltage) part of EOS (Electrical Overstress) can be the cause of electronic component and system failure. Moreover, these effects are not yet classified in the standard test procedures. As a corollary, relevant test method and model need to be developed in order to improve the electronic component reliability against the OVS and EOS effects.
The main objective of the present PhD thesis which was conducted in IRSEEM and involved in the SESAMES project (Study for Electrical overstress Standardization And Measuring Equipment Set-up) is to develop a test bench for the characterization of the electronic components against the EOS effects. The conducted research work is to improve the knowledge of the electronic design and manufacturing engineers about the EOS influence on the component reliability. A study subjected to the characterization of electronic components for different family of the EOS was conducted. To understand the mechanism of electronic components degradation during and after pulsed EOS, a test bench was developed. The EOS test platform operation was described including the implementation of the pulsed EOS signals generation approach based on the Matlab and LabVIEW programming. For different EOS waveforms, after description of the experimental test set-up, the EOS test results were presented and discussed. To meet the needs of SESAME project industrial partners, two different electronic components ware tested and studied. It acts as a Zener diode and the TDA8007 CMOS integrated circuits. After the failure analyses of the tested components, the electrical mechanism illustrating the reasons of the component degradation due to the EOSs were interpreted and commented.
Based on the investigation on the EOS tested components from SEM (Scanning Electron Microscopy) and FIB (Focused Ion Beam), illustration on the electrical mechanism of the tested component degradation were presented and interpreted. This failure analysis enables to locate and understand the degradation sources and the electrical state of the tested components reliability. To predict the tested component reliability during and after EOS, an electrical model was developed. The typically thermo-electrical model was implemented in VHDL-AMS (VHSIC Hardware Description Language - Analog and Mixed Systems) language and implemented into the simulation tool based on the SPICE environment. A methodology enabling the identification of the tested diode electrical model during and after EOS was established. Then, the developed model was validated by SPICE (Simulation Program with Integrated Circuit Emphasis) simulations and experimental results. The developed model could be used in the future to predict the failure of the electronic systems against to the EOS effects.
Pour répondre aux besoins des industriels concepteurs et fabricants des composants et systèmes électroniques, une technique de test est nécessaire pour l’amélioration de fiabilité. Actuellement, l’influence de certains phénomènes comme l’OVS (« Over-current et Over-voltage ») et l’EOS (« Electrical Overstress ») restent méconnus pour les ingénieurs électroniciens. Jusqu’à présent, ces phénomènes n’ont pas encore été classifiés dans les standards de test de fiabilité des composants électroniques. Ce constat nécessite une mise en place de technique de qualification pour la qualification de fiabilité. De façon corollaire, les moyens d’essais ne sont pas précisément définis et la modélisation des composants face à ces types d’agression est peu répandue alors qu’elle indispensable pour améliorer la fiabilité des composants électroniques.
Cette thèse effectuée au sein de l’IRSEEM s’inscrit dans le cadre du projet SESAMES (« Study for Electrical overstress Standardization And Measuring Equipment Set-up »). L’objectif de cette recherche est d’améliorer la connaissance des modèles de composants soumis à des stress électriques conduits dont les caractéristiques les classent dans la famille « Electrical Overstress » (EOS). Pour comprendre le mécanisme de dégradation des composants électroniques durant et après avoir subi des EOS pulsés, un banc de test a été développé. La synoptique et le fonctionnement de cette plate-forme de test EOS a été explicitement décrit. La technique de génération des signaux représentant les EOS à l’aide des programmations Matlab et LabVIEW a été introduite. Pour différentes formes d’ondes EOS, les résultats expérimentaux des tests ont été présentés et commentés. Pour répondre aux besoins actuels des partenaires industriels du projet SESAMES, deux différents composants électroniques ont été expérimentalement testés et étudiés. Il s’agit d’une diode Zener et du circuit intégré CMOS TDA8007. Des hypothèses ont été formulées sur les raisons des dégradations subies par ces composants lors des stress EOS.
Des analyses de défaillances, à l’aide de MEB (« Microscopie Électronique à Balayage ») et FIB (« Focused Ion Beam en anglais ou Sonde Ionique Focalisée en français », des composants ayant subi des EOS générés par le banc de test qui a été développé ont été proposées. Des résultats permettant de comprendre le mécanisme de dégradation ont été présentés et interprétés. Cette analyse de défaillance permet de localiser et comprendre les sources de défaillance et l’état de fiabilité des composants testés. Pour prédire la fiabilité des composants électroniques durant et après EOS, il est important de se servir d’un modèle électrique susceptible d’être intégré dans des outils de simulation électrique. En s’appuyant sur les résultats expérimentaux obtenus, une méthodologie d’indentification d’un modèle de diode durant et après EOS est établie. À base de cette méthodologie un modèle thermoélectrique est décrit par langage VHDL-AMS (« VHSIC Hardware Description Language - Analog and Mixed Systems en anglais »). Les résultats de simulation en comparant avec des résultats expérimentaux ont été présentés. Le modèle a été validé expérimentalement et par simulation dans un environnement SPICE (« Simulation Program with Integrated Circuit Emphasis en anglais »). Le modèle développement pourra être utilisé dans le futur pour la prédiction des effets EOS.
Origine : Fichiers produits par l'(les) auteur(s)
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